互連 —— 有時是將晶體管連接到 IC 上電路中的納米寬的金屬線 —— 需要進行「大修」。而隨著芯片廠逐漸逼近摩爾定律的極限，互連也正成為行業(yè)的一大瓶頸。

在  2022 年 12 月初的第 68 屆 IEEE 國際電子設(shè)備會議（IEDM）上，IBM 的 Chris Penny 告訴工程師們，「在大約 20-25 年的時間里，銅一直是互連的首選金屬。然而現(xiàn)在銅的規(guī)模正在放緩，這便為替代導(dǎo)體提供了機會。」

根據(jù) IEDM 2022 的研究報告，釕（Ruthenium）是第一大候選材料，但并不像用一種金屬換成另一種金屬那么簡單。它們在芯片上成型的過程必須顛倒過來。這些新的連接將需要不同的形狀和更高的密度，還需要更好的絕緣性能，以免信號消耗電容奪走它們所有的優(yōu)勢。

互連的位置也注定要發(fā)生改變，并且這種改變很快就會到來。但研究逐漸表明，這種轉(zhuǎn)變帶來的好處背后需要付出一定的代價。

釕，頂部通孔和氣隙

目前，釕是最受歡迎的銅替代品。但研究表明，用于建造銅互連的舊方法對釕并不適用。銅互連是用所謂的鑲嵌工藝構(gòu)建的。第一家芯片制造商使用光刻技術(shù)在晶體管上方的介電絕緣層中雕刻出互連的形狀。然后，他們將襯墊（liner）和阻擋層（barrier）材料沉積，防止銅原子漂移到芯片的其他部分進而搞砸整個過程。然后用銅填充溝槽，通常會填得過滿，所以多余的部分必須進行拋光擦掉。

Penny 對 IEDM 的工程師們表示，包括襯墊和阻擋層在內(nèi)的所有額外的東西，占到了互連體積的 40- 50%。因此，互連的導(dǎo)電部分在變窄，特別是在互連層之間的超細垂直連接中，導(dǎo)致電阻增加。

但是，IBM 和三星的研究人員已經(jīng)找到了一種方法，來構(gòu)建緊密間隔、低電阻的釕互連，且不需要襯墊或種子。這種工藝被稱為 spacer assisted litho-etch litho-etch（SALELE），它依賴于極紫外光刻的雙重幫助。它沒有填充溝槽，而是從層或金屬中蝕刻出釕互連，然后用電介質(zhì)填充縫隙。

研究人員使用超薄高密度的水平互連實現(xiàn)了最佳電阻，然而這又增加了電容，損失掉了好處。幸運的是，由于 SALELE 構(gòu)建了被稱為通孔（vias）的垂直連接方式（即在水平連接的頂部而不是下方），細長釕線之間的空間很容易有空氣進入，這是目前可用的最佳絕緣體。Penny 表示，對于這些超薄且高密度的互連來說，增加氣隙有巨大的潛在好處，可以減少 30% 的線路電容。可以這么說，SALELE 技術(shù)為 1 納米及更高的工藝提供了路線圖。

利用通孔走線的 PCB 板。圖源：https://www.wevolver.com/article/what-is-a-via-a-comprehensive-guide

埋軌、背面供電技術(shù)和 3D 芯片

英特爾計劃徹底改變?yōu)樾酒暇w管供電的互連位置，最早能在 2024 年實現(xiàn)。該方案被稱為背面供電技術(shù)（back-side power delivery），即將供電互連網(wǎng)絡(luò)移動到硅下方，從而從下方連接到晶體管。這種方案兩個主要優(yōu)點：一是允許電流通過更寬、電阻更小的互連，從而減少功率損失。二是為晶體管上方的信號傳輸互連騰出了空間，這意味著邏輯單元可以更小。

在 IEDM2022 大會上，Imec 研究人員提出了一些使背面供電更高效工作的方法，即將供電網(wǎng)絡(luò)的端點（被稱為埋入式電源軌）移動到更接近晶體管的地方，而不破壞這些晶體管的電子特性。但他們也發(fā)現(xiàn)了一個有點麻煩的問題，當(dāng)用于 3D 堆疊芯片時，背面電源可能會導(dǎo)致熱量積聚。

但好消息是：Imec 的研究人員在研究埋入式電源軌和晶體管之間需要多少水平距離時，答案幾乎是零。即使需要額外的處理周期來確保晶體管不受影響，但研究人員稱，可以在晶體管通道區(qū)域旁邊構(gòu)建軌道 —— 盡管仍然會在它下面幾十納米。這意味著邏輯單元可能會更小。

壞消息則是：在單獨的研究中，Imec 工程師模擬了同一個未來  CPU 的幾個版本。有些擁有如今使用的供電網(wǎng)絡(luò)，被稱為前端供電，其中包括數(shù)據(jù)和電力在內(nèi)所有的互連都是在硅上的層中構(gòu)建的。另一些擁有背面供電網(wǎng)絡(luò)，其中一個是由兩個  CPU 組成的 3D 堆棧，底部有背面電源，頂部有正面電源。

2D CPU 的模擬驗證了背面供電的優(yōu)越性。例如與正面供電相比，它將電力傳輸?shù)膿p失減少了一半，瞬態(tài)電壓下降不也太明顯。更重要的是，CPU 面積縮小了 8%。但是，背面芯片的最熱部分比正面芯片的最熱部分高出 45% 左右。這可能是因為背面供電需要將芯片減薄，且薄到需要粘合到單獨的硅片上以保持穩(wěn)定。這個鍵（bond）可以阻擋熱量流動。 

真正的問題在 3D IC 上。頂部 CPU 必須從底部 CPU 獲取能量，但通向頂部的漫長傳輸會出現(xiàn)一些問題。雖然底部 CPU 的壓降特性仍優(yōu)于前端芯片，但頂部 CPU 在這方面的表現(xiàn)就差很多。3D IC 的供電網(wǎng)絡(luò)消耗的功率是單個前端芯片網(wǎng)絡(luò)消耗功率的兩倍。更糟糕的是，3D 堆棧的散熱性能并不好，底部芯片最熱的部分幾乎是單個前置 CPU 的熱 2.5 倍。頂部的 CPU 溫度更低一些，但相差無幾。

研究人員測試了這樣一個場景：將一個帶有背面供電網(wǎng)絡(luò)的 CPU（底部為灰色）與另一個帶有前端供電網(wǎng)絡(luò)的 CPU（頂部為灰色）相連接。

Imec 的研究人員 Rongmei Chen 表示，3D IC 模擬確實有些不現(xiàn)實。將兩個完全相同的 CPU 堆疊在一起是不太可能，而將內(nèi)存與 CPU 堆疊在一起要常見得多。「這樣對比有失公允，但它確實能映射出一些潛在的問題。」他說。